數位電子技術的邏輯函式化簡問題,還有幾個關於數位電路,TTL

2021-03-28 14:44:42 字數 2091 閱讀 3100

1樓:匿名使用者

①解答:

a異或b可以表示成:ab非+a非b ,用這樣的形式去掉原式中的「異或」「同或」。再根據摩根定律和邏輯代數的方法一般就可以化簡成 最簡與或式。

如果遇到原式十分複雜的情況,可以用「卡諾圖」來化簡,其步驟一般是:

(1)將邏輯函式寫成最小項表示式

(2)按最小項表示式填卡諾圖,式中包含了的最小項其相應位置填1,其餘填0

(3)合併最小項,將相鄰的「1」圈成一組,每組含2^n個方格,每個包圍圈對應一個新的乘積項(即一個最簡與或項)。

(4)將所有包圍圈對應的乘積項相加。得到最簡與或表示式。

②解答:

幾進位制的計數器就是看該計數器計數計了多少個數然後返回初值。比如一個計數器從1開始計數,計到11的時候其下一個狀態又變成1了,那麼就是一個11進位制的計數器。

③不好意思,這個我不確定哈,我估計是為了匹配邏輯閘的輸出電平。可以看成是一個上拉電阻。

④解答:

首先,邏輯電路的每個狀態對應一個圈,圈內的數字是來表示該狀態。圈之間一般有箭頭,箭頭表示狀態的轉換,即從一個狀態轉換到另一個狀態。箭頭上面的數字表示狀態轉換需要的條件。

具體表示的是那個量,還要根據畫出狀態圖的狀態表。表頭上肯定會寫出的。

最後題,解答:

cp表示clock pulse 是工作時鐘,圖示的jk觸發器根據jk觸發器的邏輯表示式,當j=k=1時,輸出的下一個狀態 = 目前狀態 取非。即qn+1=qn非。

另:圖中哪有a,b啊?

參考資料:電子技術基礎(數字部分) 高教出版社

希望我的回答對你有幫助哈~ ^_^

2樓:期待著蛻變啊

希望對你有幫助,具體見**

3樓:千年之夢

只需要多個晶片級聯就可以實現

在數位電路中ttl與非門的多餘的輸入端應如何處理?有幾種方法? 20

4樓:湯瑞愛

ttl與非門在使用時如果有多餘端子不用一般不應懸空,有以下處理方式:

1.將其經1~3千歐電阻接正電源正端

2.接高電平vh

3.與其他訊號輸入端並接使用

ps:或非及或閘電路的多餘輸入端子應接低電平。與門其輸入端子必須接低電平

5樓:新醬

ttl與非閘電路多餘

輸入端的處理有四種方法 :

1、將多餘輸入端接高電平.即通過限流電阻與電源相連線。

2、根據ttl閘電路的輸入特性可知,當外接電阻為大電阻時.其輸入電壓為高電平。這樣可以把多餘的輸入端懸空.此時.輸入端相當於外接高電平。

3、通過大電阻到地,這也相當於輸入端外接高電平。

4、當ttl閘電路的工作速度不高.訊號源驅動能力較強.多餘輸入端也可與使用的輸入端並聯使用。

非門:非門(英文notgate),又稱反相器,是邏輯電路的基本單元,非門有一個輸入和一個輸出端。非門是基本的邏輯閘,因此在ttl和cmos積體電路中都是可以使用的。

別稱 :

反相器適用領域範圍:

邏輯 外文名:

not gate

應用學科:

物理實質:

邏輯電路的基本單元

6樓:奮鬥小朱

對於ttl電路,與非門多餘的不接,相當於高電平,故對於與非門多餘的可以接高電平或懸空;

對於cmos電路,多餘的門不接,狀態不確定,故只能接高電平!

7樓:匿名使用者

第一、接高電平;第

二、懸空。

8樓:風雷小草

接高電平,如果是或非門,則應接低電平。

數位電路的閘電路問題,用紅色筆圈出的兩個閘電路,上面的是74系列的ttl閘電路,下面的是74hc系

9樓:陳堅道

用紅色筆圈出的兩個均是二輸入端或非閘電路,其輸出的狀態不一樣是因為上、下兩個的輸入電平不相同所致。上面的輸出是低電平,其vil輸入的是高電平;下面的輸出是高電平,其vil輸入的是低電平。

10樓:匿名使用者

對***s來說10k歐姆不高,所以低電平

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