1樓:物理狂人
我用verilog hdl寫,很久沒用了,所以可能有些錯誤:
clk時鐘
en使能
l燈clk_4分頻輸出
a分頻計數
b移位方向控制
moudle light(clk,en,l,clk_4,a,b);
output[7:0] l;
iutput clk,en;
reg[2,0] a;
reg clk_4;
reg b;
always @(possdge clk)begin
a<=a+1;
if(a==3'b100)
begin
clk_4<=~clk_4;
a<=0;
endelse
clk_4<=clk_4;
endif(!en) l<=l;
else
begin
always @(possdge clk_4)begin
if(b)
begin
l<=(l<<1)+1;
if(l==8'b11111111)
b<=0;
else
b<=1;
endelse
begin
l<=(l-1)>>1
if(l==8'b00000000)
b<=1;
else
b<=0;
endend
endendmoudle
2樓:匿名使用者
用vhdl寫!!!!
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