1樓：好程式設計師
鎖相環(pll)和混合模式時鐘管理器(mmcm)處理的工作有許多是相同的，比如頻率綜合、內外部時鐘抖動濾波、時鐘去歪斜等。這兩種資源也可用於映象、傳送或再緩衝時鐘訊號。 在深思設計實現細節時，把這些通常用法記在心裡，有助於理清時鐘選擇的思路。
對於長期產品發展規劃而言，在制定合適的時鐘策略時，應考慮各個器件系列之間的相容性。下面讓我們深入瞭解一下這些時鐘資源。 您可以使用dcm將時鐘源的輸入時鐘訊號相乘，生成高頻率時鐘訊號。
與此類似，可以將來自高頻率時鐘源的輸入時鐘訊號相除，生成低頻率時鐘訊號。 數字時鐘管理器 顧名思義，數字時鐘管理器(dcm)是一種用於管理時鐘架構並有助於時鐘訊號成形和操控的模組。dcm內含一個延遲鎖相環(dll)，可根據輸入時鐘訊號，去除dcm輸出時鐘訊號的歪斜，從而避免時鐘分配延遲。
dll 內含一個延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時鐘延遲所得。延遲時間取決於延遲元件在延遲鏈路中的位置。
這種延遲體現為針對原始時鐘的相位改變或相移，這就是所謂的「數字相移」。圖1所示的即為virtex-4器件中的典型dcm模組。根據virtex-4fpga使用者指南(ug070，2.
6 版本)的介紹，virtex-4中有三種不同的dcm原語。 一般來說，dll與pll類似。但與pll不同的是dll不含壓控振盪器(vco)。
pll會一直儲存相位和頻率資訊，而dll只儲存相位資訊。因此，dll略比pll穩定。dll和pll這兩種型別都可以使用模擬和數字技術設計，或者混合兩種技術設計。
但賽靈思器件中的dcm採用全數字化設計。 由於dcm可以在時鐘路徑上引入延遲，比如您就可使用dcm可以精確地為dram生成行和列訪問選通訊號的時序。與此類似，資料匯流排上的各個資料位可以在不同的時間到達。
為了正確對資料位取樣，接收端的時鐘訊號必須適當地與所有資料位的到達保持同步。如果接收器使用發射時鐘，可能會要求延遲從傳送端到接收端的時鐘訊號。 有時設計可能需要一個更高的時脈頻率來執行fpga上的邏輯。
但是，只有低頻率輸出的時鐘源可以用。此時可以使用dcm將時鐘源的輸入時鐘訊號相乘，生成高頻率時鐘訊號。與此類似，可以將來自高頻率時鐘源的輸入時鐘訊號相除，生成低頻率時鐘訊號。
這種技術稱為「數字頻率綜合」。 設計人員使用擴頻時鐘並通過調製時鐘訊號來降低時鐘訊號的峰值電磁輻射。未經調製的時鐘訊號的峰值會產生高電磁輻射。
但經調製後，電磁輻射被擴充套件到一系列時脈頻率上，從而降低了所有頻點的輻射。一般來說，如果需要滿足一定的最大電磁輻射要求和在fpga上執行高速處理的時候(比如說通訊系統中接收器使用的解串器)，就需要使用擴頻時鐘。因此，fpga中的dcm將乘以輸入擴頻時鐘訊號，在內部生成高頻時鐘訊號。
dcm的輸出必須準確地跟隨擴頻時鐘，以保持相位和頻率對齊並更新去歪斜和相移。dcm相位和頻率對齊的惡化會降低接收器的歪斜裕量。 建立時鐘的映象需要將時鐘訊號送出fpga器件，然後又將它接收回來。
可以使用這種方法為多種器件的板級時鐘訊號去歪斜。dcm能夠把時鐘訊號從fpga傳送到另一個器件。這是因為fpga的輸入時鐘訊號不能直接路由到輸出引腳，沒有這樣的路由路徑可用。
如果僅需要傳送時鐘訊號，那麼使用dcm將時鐘訊號傳送到輸出引腳，可以確保訊號的保真度。另外也可選擇在時鐘訊號傳送之前，將dcm輸出連線到oddr觸發器。當然也可以選擇不使用dcm，僅使用oddr 來傳送時鐘訊號。
往往時鐘驅動器需要將時鐘訊號驅動到設計的多個元件。這會增大時鐘驅動器的負荷，導致出現時鐘歪斜及其它問題。在這種情況下，需要採用時鐘緩衝來平衡負載。
時鐘可以連線到fpga上的一系列邏輯塊上。為確保時鐘訊號在遠離時鐘源的暫存器上有合適的上升和下降時間(從而將輸入輸出時延控制在允許的範圍內)，需要在時鐘驅動器和負載之間插入時鐘緩衝器。dcm可用作時鐘輸入引腳和邏輯塊之間的時鐘緩衝器。
最後，還可以使用dcm將輸入時鐘訊號轉換為差分i/o標準訊號。例如，dcm可以將輸入的lvttl時鐘訊號轉換為lvds時鐘訊號傳送出去。
2樓：
fpga只要用到了pll，一般出來就是全域性時鐘了。如果是直接外部時鐘輸入，經過一個全域性buf，你自己例化一個，就可以是全域性時鐘了。
關於fpga的全域性時鐘和區域性時鐘的問題
3樓：
1、bufr時鐘只能驅動本bank和上下相鄰的bank，所以你佈局出錯
2、例化的時鐘核，裡面其實也例化了bufg，所以可以通過3、mmcm帶有鎖相功能，會較小時鐘抖動，優化時鐘質量；把頻寬設為optimized
4、改變外部時鐘的質量才是根本的解決辦法。
4樓：迮蕊釗德潤
1、bufr鍾能驅本bank相鄰bank所佈局錯2、例化鍾核面其例項化bufg所通
3、mmcm帶鎖相功能較鍾抖優化鍾質量;頻寬設optimized4、改變外部鍾質量才根本解決辦
5樓：翟沛崔長娟
bank內部，區域性時鐘比全域性時鐘更優秀，skew更小
用xilinx的fpga，如果給它輸入差分時鐘，從而呼叫fpga中的全域性時鐘？
6樓：匿名使用者
1全部bank只是普通io的區分，是為了把不同參考電壓的電平標準分開來，跟時鐘管腳沒有關係。時鐘管腳從iob出來可以直接進時鐘網路，而時鐘網路是可以聯到所有資源的。
到底什麼是fpga的「全域性時鐘」？
7樓：
理論上fpga的任意一個管腳都可以作為時鐘輸入埠。但是fpga專門設計了全域性時鐘，全域性時鐘匯流排是一條專用匯流排，到達片內各部分觸發器的時間最短，所以用全域性時鐘晶片工作最可靠，但是如果你設計的時候時鐘太多，fpga上的全域性時鐘管腳用完了就出現不夠用的情況。道聽途說，具體你上網查查吧。
8樓：
fpga的全域性時鐘應該是從晶振分出來的，最原始的頻率。
其他需要各種頻率都是在這個基礎上利用pll或者其他手段分頻得到的。
9樓：宜芹壬和正
因為全域性時鐘需要驅動很多模組，所以全域性時鐘引腳需要有很大的驅動能力，fpga一般都有一些專門的引腳用於作為全域性時鐘用，它們的驅動能力比較強。但是如果這些引腳用完了，就只能用一般的引腳了，而它們的驅動能力不強，有可能沒法滿足你的時序要求。（驅動能力小的，產生的延遲會大一些）
fpga 全域性時鐘問題
10樓：
1.復位訊號也應該走全域性時鐘，多gclk引腳應該是為了多時鐘輸入考慮，用不著當普通io用也無所謂；
2.關於ibuf,ibufg,bufg,ibufgds,bugmux可以檢視select i/o的user guide，xinlinx官網找找就有；
3.9.1i比較老了，現在都出了12.
1，推薦使用11.5版本，目前我就用這個版本做spartan-6的設計，沒有li***se可以email給我[email protected].
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