1樓：匿名使用者
fpga的強大之處就是你可以把你的頂層模組中的訊號任意指定於幾乎是任意的管腳。當然時鐘訊號最好還是從專用的時鐘管腳輸入以保證最小的時延，也就是你所說的clk0-clk7。你的晶振接入任意一個時鐘信輸入口都可以，只要你在pin planner中把你在程式中的變數分配給對應的時鐘管腳即可。
2樓：怒哈哈哈
看你的配置，在程式設計的過程中，有引腳分配的步驟，你外部有幾個晶振時鐘呢，如果一個的話，查詢電路圖，找到外部晶振訊號接入fpga晶片的引腳。假如fpga的23引腳是時鐘接入的，那麼你在引腳配置的時候，只需要將23引腳分配給程式中的時鐘即可，這樣外部時鐘就可以控制了。
3樓：從前有隻小冷兔
fpga不像微控制器，可以有多個時鐘。
比如 程式設計中
always@(posedge clk1)...always@(posedge ck2)...等等，實現不同部分不同頻率處理。
所以他沒有所謂的預設時鐘，每一個模組 每一個同步處理**都是需要你自己制定用哪個時鐘的。
fpga的時鐘問題
4樓：匿名使用者
沒什麼不妥當。用到幾個就用幾個就好了，不用的不用管。只要管腳分配和時鐘約束做好就行。
時鐘約束最好約束成預期的110%，比如，你要跑50m，那你約束的時候就約束成55m，這是一般的經驗。
5樓：匿名使用者
可以，fpga有多個時鐘時為了方便不同的需求，適用於多時鐘控制系統，當然你只用一個也就沒什麼錯的。其管腳自由分配，你可以根據你的設計需要繫結不同時鐘管腳的時鐘訊號，當然這些時鐘管腳也可以做普通io口使用
6樓：匿名使用者
你把fpga設計中的clk分配到clk1對應的管腳就可以了。
在硬體設計的時候50mhz的有源晶振連線到fpga的clk1管腳就行了。其餘未使用的專用時鐘管腳，懸空不管即可。
7樓：駒令於薇歌
沒有晶振，有些有專用時鐘管腳，從那裡給個時鐘，當然給到普通io也可以的
8樓：源武仉浩瀚
鎖相環pll倍頻
不知道你用什麼fpga
如果是altera的fpga
quartus裡面有pll的ip核
在megawizard裡面調出來
可以設定倍頻的倍數
9樓：
沒什麼不妥，不用的就當普通io口
如何正確使用fpga的時鐘資源
10樓：好程式設計師
鎖相環(pll)和混合模式時鐘管理器(mmcm)處理的工作有許多是相同的，比如頻率綜合、內外部時鐘抖動濾波、時鐘去歪斜等。這兩種資源也可用於映象、傳送或再緩衝時鐘訊號。 在深思設計實現細節時，把這些通常用法記在心裡，有助於理清時鐘選擇的思路。
對於長期產品發展規劃而言，在制定合適的時鐘策略時，應考慮各個器件系列之間的相容性。下面讓我們深入瞭解一下這些時鐘資源。 您可以使用dcm將時鐘源的輸入時鐘訊號相乘，生成高頻率時鐘訊號。
與此類似，可以將來自高頻率時鐘源的輸入時鐘訊號相除，生成低頻率時鐘訊號。 數字時鐘管理器 顧名思義，數字時鐘管理器(dcm)是一種用於管理時鐘架構並有助於時鐘訊號成形和操控的模組。dcm內含一個延遲鎖相環(dll)，可根據輸入時鐘訊號，去除dcm輸出時鐘訊號的歪斜，從而避免時鐘分配延遲。
dll 內含一個延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時鐘延遲所得。延遲時間取決於延遲元件在延遲鏈路中的位置。
這種延遲體現為針對原始時鐘的相位改變或相移，這就是所謂的「數字相移」。圖1所示的即為virtex-4器件中的典型dcm模組。根據virtex-4fpga使用者指南(ug070，2.
6 版本)的介紹，virtex-4中有三種不同的dcm原語。 一般來說，dll與pll類似。但與pll不同的是dll不含壓控振盪器(vco)。
pll會一直儲存相位和頻率資訊，而dll只儲存相位資訊。因此，dll略比pll穩定。dll和pll這兩種型別都可以使用模擬和數字技術設計，或者混合兩種技術設計。
但賽靈思器件中的dcm採用全數字化設計。 由於dcm可以在時鐘路徑上引入延遲，比如您就可使用dcm可以精確地為dram生成行和列訪問選通訊號的時序。與此類似，資料匯流排上的各個資料位可以在不同的時間到達。
為了正確對資料位取樣，接收端的時鐘訊號必須適當地與所有資料位的到達保持同步。如果接收器使用發射時鐘，可能會要求延遲從傳送端到接收端的時鐘訊號。 有時設計可能需要一個更高的時脈頻率來執行fpga上的邏輯。
但是，只有低頻率輸出的時鐘源可以用。此時可以使用dcm將時鐘源的輸入時鐘訊號相乘，生成高頻率時鐘訊號。與此類似，可以將來自高頻率時鐘源的輸入時鐘訊號相除，生成低頻率時鐘訊號。
這種技術稱為「數字頻率綜合」。 設計人員使用擴頻時鐘並通過調製時鐘訊號來降低時鐘訊號的峰值電磁輻射。未經調製的時鐘訊號的峰值會產生高電磁輻射。
但經調製後，電磁輻射被擴充套件到一系列時脈頻率上，從而降低了所有頻點的輻射。一般來說，如果需要滿足一定的最大電磁輻射要求和在fpga上執行高速處理的時候(比如說通訊系統中接收器使用的解串器)，就需要使用擴頻時鐘。因此，fpga中的dcm將乘以輸入擴頻時鐘訊號，在內部生成高頻時鐘訊號。
dcm的輸出必須準確地跟隨擴頻時鐘，以保持相位和頻率對齊並更新去歪斜和相移。dcm相位和頻率對齊的惡化會降低接收器的歪斜裕量。 建立時鐘的映象需要將時鐘訊號送出fpga器件，然後又將它接收回來。
可以使用這種方法為多種器件的板級時鐘訊號去歪斜。dcm能夠把時鐘訊號從fpga傳送到另一個器件。這是因為fpga的輸入時鐘訊號不能直接路由到輸出引腳，沒有這樣的路由路徑可用。
如果僅需要傳送時鐘訊號，那麼使用dcm將時鐘訊號傳送到輸出引腳，可以確保訊號的保真度。另外也可選擇在時鐘訊號傳送之前，將dcm輸出連線到oddr觸發器。當然也可以選擇不使用dcm，僅使用oddr 來傳送時鐘訊號。
往往時鐘驅動器需要將時鐘訊號驅動到設計的多個元件。這會增大時鐘驅動器的負荷，導致出現時鐘歪斜及其它問題。在這種情況下，需要採用時鐘緩衝來平衡負載。
時鐘可以連線到fpga上的一系列邏輯塊上。為確保時鐘訊號在遠離時鐘源的暫存器上有合適的上升和下降時間(從而將輸入輸出時延控制在允許的範圍內)，需要在時鐘驅動器和負載之間插入時鐘緩衝器。dcm可用作時鐘輸入引腳和邏輯塊之間的時鐘緩衝器。
最後，還可以使用dcm將輸入時鐘訊號轉換為差分i/o標準訊號。例如，dcm可以將輸入的lvttl時鐘訊號轉換為lvds時鐘訊號傳送出去。
fpga的任何一個io引腳是不是可以作為時鐘輸入口啊？
11樓：滿意請採納喲
理論上來說是可以的，但是使用的時候需要注意，時鐘過多可以會引起相互之間的干擾，處理不好就會發生資料紊亂的現象。
fpga（field－programmable gate array），即現場可程式設計門陣列，它是在pal、gal、cpld等可程式設計器件的基礎上進一步發展的產物。它是作為專用積體電路（asic）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式設計器件閘電路數有限的缺點。
12樓：匿名使用者
時鐘訊號最好通過專用時鐘引腳輸入，否則容易出現問題。
13樓：壬宵雨
放到專用的時鐘介面上面.具體的是哪一個,請檢視相應晶片的datasheet.
如何用verilog語言使得fpga輸出一個時鐘訊號
14樓：
ram對於fpga來說是一段專門的資源，你用暫存器組去實現就太浪費了吧 數量小的還湊合
可以用兩個ram, 輸入存到兩個ram裡, 大部分控制訊號都是相同的，只不過輸出地址不同而已 實現來說也不難 .
還有也可以用fifo做啊 , 前一個輸出是後一個輸入, 在結點處輸出 不過這個要看取的資料有沒有規律性適合fifo去做.
15樓：偶算命大仙
一般都是板子上有塊晶振，然後具體要多少頻率的時鐘你可以用dcm調
怎麼設定FPGA的全域性時鐘資源，關於FPGA的全域性時鐘和區域性時鐘的問題
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dce提供一個時鐘 因為是時鐘同步 時鐘不同步 就沒發傳輸 你配置時鐘為個 56000 和 64000 你 ping 1000個包 每個包大小 100 就會知道 56000 和 64000的區別在 了 不是怎麼去接收 首先你沒做時鐘時 你的邏輯鏈路的down的,資料鏈路層起不來而有時鐘了 就是 雙u...