1樓:匿名使用者
經**無法檢測下降沿。
不知道lz用意何在?不直接用clk下降沿而採用posedge 檢測?
clk_negedge 不是一直會為低電平嗎?有為高電平『1』的情況?樓主對這段**做過**沒?
不好意思,前面錯將iclk看成lclk了。
若iclk的下降沿到達則iclk_delay1 前一次採集到1,後一次採集到0(即隨iclk變化同樣有個下降沿的過程),又由於iclk_delay2 較 iclk_delay1 延遲了一個時鐘週期(lclk),這樣勢必會造成一個時鐘週期內iclk_delay1 變為0,而iclk_delay2仍然為1,此時clk_negedge恰好為1,而且僅在iclk的下降沿時才會出現這種情況,故由clk_negedge為1可斷定iclk的下降沿到達。
2樓:匿名使用者
clk_negedge只有在iclk到下降沿時(這時iclk_delay1=0,iclk_delay2=1)等於1,這時first_negedge_det=1
如果是測iclk的下降沿,那麼只要找到first_negedge_det=1就行了。
本人是菜鳥,如果有錯請指正
真巧,剛才發現你也是北航的
我三系的,你幾系?
正因為它倆同時執行它們才不同!如果先執行iclk_delay1 <= iclk;後執行iclk_delay2 <= iclk_delay1;,這樣它們倆才能相同
我現在在北郵讀研,不在三繫了
急!誰幫我看一下這段verilog**什麼意思?
3樓:無敵趙小靜
always @ (posedge clk or negedge rst_n) 意思是在時鐘的上升沿或復位的下降沿會執行下面的操作
begin
if(!rst_n) 如果復位(rst_n這個訊號為低電平) 那麼下面三個訊號為0
begin
send_req_0 <= 0;
send_req_1 <= 0;
send_req_2 <= 0;
endelse 否則(rst_n這個訊號不為低電平) 那麼下面三個訊號賦三個不同的值
begin
send_req_0 <= send_req;
send_req_1 <= send_req_0;
send_req_2 <= send_req_1;
endend
assign pos_send_req = send_req_1 & (~send_req_2); 這個跟上面的always 塊是分開的,是pos_send_req 訊號的值為send_req_1 & (~send_req_2)
求解一段verilog** 解釋一下幫我看看 100
4樓:
看圖吧。inc增加輸出脈衝,dec減少輸出脈衝。
說實話,**寫得真難看。很簡單的寫得這複雜,不知道是不是故意的。
5樓:
很簡單的**幹嘛搞得那麼長啊,看得眼睛都花了,搞一個賦值不是好點嗎
6樓:匿名使用者
看別人**都是一件很痛苦的事情...如果不是吃飯的本錢,誰會花了眼睛分析**
那個英語高手給我解釋一下一段英語
這是一個挺有名的勵志詩,中文對照如下 如果你不能成為山頂的一株松樹。就做一叢小樹生長在山谷中。但須是溪邊最好的一小叢。如果你不能成為一棵大樹,就做灌木一叢。如果你不能成為一叢灌木,就做一片綠草。讓公路也有幾分歡娛。如果你不能成為一隻麝香鹿,就做一條鱸魚。但須做湖裡最好的一條魚。我們不能都做船長,我們...
求人幫我寫一段彙編程式,誰給我寫一個最簡單的組合語言程式
32位數,以十進位制顯示,就太麻煩了。我有用16進位制顯示32位暫存器值的子程式,若需要跟我說。誰給我寫一個最簡單的組合語言程式 上來就是lcd人家看得懂麼.org 0000h ajmp main org 0030h main mov p0,00h mov p1,00h mov p2,00h mov...
一段話解釋人和命運幫助,一段話解釋一個人和命運 幫助
愛情和情歌一樣,最高境界是餘音嫋嫋。最悽美的不是報仇雪恨,而是遺憾。最好的愛情,必然有遺憾。那遺憾化作餘音嫋嫋,長留心上。最悽美的愛,不必呼天搶地,只是相顧無言。失望,有時候,也是一種幸福。因為有所期待,才會失望。遺憾,也是一種幸福。因為還有令你遺憾的事情。追尋愛情,然後發現,愛,從來就是一件千迴百...