1樓：風雷小草
語法有錯誤!
將「=」改成非阻塞賦值符 「<=」 試試看
如何用verilog 語言描述一個d鎖存器 10
2樓：匿名使用者
//d觸發抄器
襲reg data_reg;
always @(posedge clk) begindata_reg <= data_in;
end//d鎖存器
reg data_latch;
always @(data_in or enable) begin
if(enable) data_latch <= data_in;end
3樓：匿名使用者
module dff(en,d,q);
input en;
input d;
output q;
assign q=(en==1)?d:q;
endmodule
4樓：匿名使用者
always @(posedge clk)beginif(enable)
b<=a ;
end這樣就是一個鎖存器，只有enable有效的時候，b等於a，相當於b所存了a的值！
verilog中這個小程式怎麼避免產生鎖存器
5樓：棠棠球
你的說明文字有點問題啊。
1) 如果a>0且b>0的時候，c應該是多少？
2) 如果a>0優先順序高，那a和b都不大於0時，其餘情況保持不變，這就蘊含了「記憶」的需求，這是需要用鎖存器來實現的。這本身就是時序電路。
3) a和b是幾位的？是有符號數嗎？這兩個問題沒回答，你的條件表示式是有問題的。
verilog 三段式狀態機 求助
6樓：匿名使用者
verilog三段式狀態機中，只有時序邏輯部分的訊號會生成暫存器。
「在always塊內賦值的變數是reg型的，不一定都是暫存器嗎？」
是的，有的會被綜合器綜合掉，有的會被綜合成所存器，具體情況具體分析。
樓主可以通過rtl viewer工具（ise）檢視狀態機被綜合後的邏輯框圖。
7樓：樂遊神州
你要知道，暫存器是時序邏輯，需要時鐘控制的，鎖存器是組合邏輯。狀態機屬於時序邏輯，你只是把它分開了，也就是說有限狀態機又可以認為是組合邏輯和暫存器邏輯的一種組合。所以分開的那個還是有時鐘去控制為暫存器。
而單獨always @ (*) 的話，就只能是組合邏輯對應鎖存器了。
所以呢！區分是要看是否收到時鐘控制。 當然時序邏輯中 if……else ，case 不完整時會產生鎖存器。
總之組合邏輯不會產生暫存器， 時序邏輯中可以包含組合邏輯和暫存器（即可包含鎖存器和暫存器） 說的還不是很具體，但基本應該能瞭解一些，希望對lz有所幫助！！
8樓：
這個語句裡面賦值應該是提示你產生鎖存器的。因為這個是組合邏輯了，容易產生鎖存器。你的alwasy塊描述的是時序的話，會產生暫存器，描述的是組合邏輯的話就很容易產生所存了，都是存貯單元。
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